1、復(fù)雜可編程邏輯器件cpld的結(jié)構(gòu)
cpld將簡(jiǎn)單pld(pal,gal等）的概念做了進(jìn)一步的擴(kuò)展，并提高了器件的集成度。和簡(jiǎn)單的pld相比，cpld允許有更多的輸入信號(hào)、更多的乘積項(xiàng)和更多的宏單元，cpld器件內(nèi)部含有多個(gè)邏輯單元塊，每個(gè)邏輯塊就相當(dāng)于一個(gè)gal器件，這些邏輯塊之間可以使用可編程內(nèi)部連線實(shí)現(xiàn)相互連接。目前，生產(chǎn)cpld器件的著名公司有多家，盡管各個(gè)公司的器件結(jié)構(gòu)千差萬(wàn)別，但它們?nèi)杂邢嗤?，圖1給出了通用的cpld器件的結(jié)構(gòu)框圖。
圖1 通用的cpld器件的結(jié)構(gòu)框圖
2、集總布線區(qū)grp ( global roating pool)
下面以lattice公司生產(chǎn)的在系統(tǒng)可編程大規(guī)模集成邏輯器件isplsi1016為例，介紹cpld的電路結(jié)構(gòu)及其工作原理。這種器件的最大特點(diǎn)是“在系統(tǒng)可編程”特性。所謂在系統(tǒng)可編程是指未編程的isp器件可以直接焊接在印刷電路板上，然后通過(guò)計(jì)算機(jī)的并行口和專用的編程電纜對(duì)焊接在電路板上的isp器件直接多次編程，從而使器件具有所需要的邏輯功能。這種編程不需要使用專用的編程器，原來(lái)屬于編程器的編程電路及升壓電路已被集成在isp器件內(nèi)部了。isp技術(shù)使得調(diào)試過(guò)程不需要反復(fù)拔插芯片，從而不會(huì)產(chǎn)生引腳彎曲變形現(xiàn)象，提高了可靠性，而且可以隨時(shí)對(duì)焊接在電路板上的isp器件的邏輯功能進(jìn)行修改，因而加快了數(shù)字系統(tǒng)的調(diào)試過(guò)程。
isplsi1016的結(jié)構(gòu)如圖2所示。它由16個(gè)相同的通用邏輯塊glb（a0-a7、b0-b7）、32個(gè)相同的輸入、輸出單元（i/o0-i/o31）、可編程的集總布線區(qū)grp、時(shí)鐘分配網(wǎng)絡(luò)cdn以及在系統(tǒng)編程控制電路等部分組成（圖中未畫出編程控制電路）。在grp的左邊和右邊各形成一個(gè)宏模塊。每個(gè)宏模塊包括：8個(gè)glb、16個(gè)i/o單元、兩個(gè)專用輸入引腳（sdi/in0 sd0/in1或mode/in2，in3）、一個(gè)輸出布線區(qū)opr以及16位的輸入總線。
圖2 isplsi 1016的結(jié)構(gòu)框圖
集總布線區(qū)grp位于兩個(gè)宏模塊的中央，它由眾多的可編程e2cmos構(gòu)成，內(nèi)部邏輯的連接都是通過(guò)這一區(qū)域完成的。它接受輸入總線送來(lái)的輸入信號(hào)和各glb的輸出信號(hào)，并向每個(gè)宏模塊輸出信號(hào)。因此，任何一個(gè)glb的輸出信號(hào)和任何一個(gè)通過(guò)i/o單元的輸入信號(hào)都能送到任何一個(gè)glb的輸入端。這種結(jié)構(gòu)使得信號(hào)的傳輸延遲時(shí)間是可預(yù)知的，有利于獲得高性能的數(shù)字系統(tǒng)。
3、通用邏輯塊glb（generic logic block)的結(jié)構(gòu)
glb是由與陣列、乘積項(xiàng)共享陣列、輸出邏輯宏單元olmc和功能控制4部分組成。它可實(shí)現(xiàn)類似gal的功能。簡(jiǎn)化的glb邏輯圖如圖3所示。
圖3 isplsi 1016器件通用邏輯塊（glb）的結(jié)構(gòu)
4部分具體功能如下：
1.與陣列
與陣列有18個(gè)輸入，其中有16個(gè)來(lái)自集總布線區(qū)grp（它們可以是來(lái)自i/o引腳的信號(hào)、也可以是glb的反饋信號(hào)），另外兩個(gè)來(lái)自專用輸入引腳，它們經(jīng)過(guò)輸入緩沖器后，都產(chǎn)生互補(bǔ)信號(hào)。通過(guò)對(duì)與陣列編程，可以產(chǎn)生20個(gè)乘積項(xiàng)（0～19）。
2.乘積項(xiàng)共享陣列
這一陣列可以把20個(gè)乘積項(xiàng)分組送到4個(gè)或門，其輸出經(jīng)過(guò)乘積項(xiàng)共享陣列的編程，可以按需要連至glb的任何一個(gè)輸出。乘積項(xiàng)共享陣列具有“線或”功能，如果輸出函數(shù)需要的乘積項(xiàng)多于7個(gè)，可將兩個(gè)或兩個(gè)以上的或門輸出的乘積項(xiàng)再次相或，最多可以實(shí)現(xiàn)20個(gè)乘積項(xiàng)的輸出。這種同一個(gè)的乘積項(xiàng)可以被多個(gè)輸出宏單元使用的情況，稱為乘積項(xiàng)共享。 乘積項(xiàng)共享陣列可以靈活地配置以滿足用戶不同的需要，同一個(gè)glb中的4個(gè)輸出可以采用相同的配置形式，也可以采用不同的配置形式（混合配置），圖4采用的是混合配置。圖中，o3配置為異或模式，第一個(gè)或門輸出的3個(gè)乘積項(xiàng)與第三個(gè)或門輸出的4個(gè)乘積項(xiàng)進(jìn)行“線或”組成7個(gè)乘積項(xiàng)，然后再與第0個(gè)乘積項(xiàng)“異或”，“異或”的結(jié)果送到屬于o3的d觸發(fā)器輸入端。o2配置為高速旁路模式，第二個(gè)或門的輸出直接送到olmc。o1配置為單乘積項(xiàng)旁路模式，可以獲得最快的信號(hào)傳輸速度。00的配置為共享下面兩個(gè)或門的11個(gè)乘積項(xiàng)，實(shí)現(xiàn)11個(gè)乘積項(xiàng)相或的運(yùn)算。
圖4 isplsi 1016器件通用邏輯模塊（glb）的配置
3.輸出邏輯宏單元olmc
與gal中的olmc類似，它由4個(gè)d觸發(fā)器構(gòu)成，其輸入端接異或門（圖3中未畫出）。異或門可以作為邏輯單元來(lái)使用，也可以把它與d觸發(fā)器結(jié)合構(gòu)成jk觸發(fā)器或t觸發(fā)器。如果需要組合邏輯輸出，可以通過(guò)數(shù)據(jù)選擇器把觸發(fā)器旁路掉。
4.功能控制
寄存器的時(shí)鐘信號(hào)分為同步時(shí)鐘和異步時(shí)鐘信號(hào)兩種。同步時(shí)鐘信號(hào)由時(shí)鐘分配網(wǎng)絡(luò)供給，它可以在clk0、cld1及clk2中選擇一個(gè)；異步時(shí)鐘信號(hào)由glb中的第12乘積項(xiàng)提供。寄存器的復(fù)位信號(hào)由全局復(fù)位引腳或glb中的第12或19乘積項(xiàng)提供。另外，第19乘積項(xiàng)還可以作為輸出三態(tài)門的輸出使能控制信號(hào)。因此，若在設(shè)計(jì)中使用第12或第19乘積項(xiàng)作為控制信號(hào)，那么這一乘積項(xiàng)就不能用于實(shí)現(xiàn)其他邏輯功能。乘積項(xiàng)時(shí)鐘是通過(guò)輸入項(xiàng)相“與”產(chǎn)生的時(shí)鐘，也是isplsi器件最有特色的性質(zhì)之一。